- 2014年9月18日 10:33
SG(5)（９／１８）
◆ 仕様から内部構造を推測出来ないかと思ったが余り情報はなかった。元々は1GHz版であり、それ以上の周波数では逓倍している可能性がある。それは1.02GHz以下は10Hzステップで周波数設定が出来るが1.02GHzを超えると20Hzステップになると書かれていたからだ。10Hzステップはずいぶん粗いのだがコストとの兼ね合いという所だろうか。
◆ ちなみにSME03は0.1Hz、アジレントのESGは0.01Hzステップである。これはDDSを使って実現したものと思われる。通常のPLLで周波数ステップを細かくするとロック時間がかかったり安定度が損なわれたりする。従って通常のPLLで10Hz以下のステップのものを作るのは難しい。このSGでも最大ロック時間は150mSとなっているように整数PLLで分解能を上げるとロック時間が凄く長くなる。なおSMEは100mHzステップでスイープさせた時の最小時間は10mSである。
◆ 余り良くないのが周波数安定度で温度レンジ内での変動が50ppmもあるのでTCXOは使われていないのかも知れない。
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